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In arrivo Nehalem

Il futuro prossimo di Intel si avvicina...

di Antonino Tumeo, pubblicato il

Ulteriori miglioramenti saranno fatti sugli accessi non allineati alla cache, portando avanti l'approccio già introdotto con Penryn sulla gestione di accessi solo "parziali" a una linea. Per Nehalem, i miglioramenti toccheranno in particolare il caricamento dei dati dalla cache per le istruzioni SSE (SIMD Streaming Extension). Nel caso, infatti, sia necessario caricare dati non allineati a partire dal bordo di una linea di cache, esistono apposite istruzioni vettoriali che nelle architetture attuali comportano delle latenze più elevate e che, in qualche caso, per via di compilatori che non hanno la necessaria visibilità sul codice, possono anche venire utilizzate seppure i dati risultino correttamente allineati. Nehalem introduce alcuni trucchetti architetturali che riducono consistentemente la latenza di queste istruzioni. Tutto ciò dovrebbe garantire una maggiore costanza ed efficienza nel raggiungere le prestazioni di picco di 4 istruzioni x86 elaborate per ciclo di clock rispetto ai predecessori.

Novità anche per SSE e virtualizzazione

Parlando di SSE, non si può non accennare al fatto che sarà introdotto un ulteriore aggiornamento del set SSE 4, che passerà dal 4.1 introdotto in Penryn al 4.2. Caratteristica peculiare delle nuove estensioni è quello di potersi interfacciare con unità specifiche (Targeted Application Accelerator) che eseguono funzioni fisse e indirizzate a determinati tipi di applicazioni e che possono essere inserite nel core assieme alle più classiche unità funzionali generiche. In Nehalem troveremo ben sette acceleratori mirati ad aumentare le prestazioni delle operazioni su stringhe e testo (pattern comparator, analisi sui vettori), e che potranno risultare utili nel parsing di file XML, nella valutazione di regular expression, analisi lessicografiche e tokenizzazione, accelerando di conseguenza applicazioni come i software di intrusion detection e gli antivirus.
Interessanti per i workload tipici dei server sono, infine, le novità introdotte sui Translation and Lookaside buffers (TLB) e sul supporto alla paginazione per sistemi operativi virtualizzati. Per quello che riguarda i TLB, che, ricordiamo, sono una sorta di cache dove vengono salvati i valori più utilizzati delle tabelle che permettono la traslazione tra indirizzi di memoria virtuali e fisici, fa la sua comparsa anche in questo caso un secondo livello, più ampio (512 elementi), che entra in gioco nel caso la ricerca nel primo livello non abbia dato esiti positivi ed evita di accedere a memorie dalla latenza più elevata. Per quello che riguarda più direttamente la paginazione per sistemi operativi virtualizzati, Nehalem supporterà le Extended Page Table (EPT) che similarmente alle Nested Page Table di AMD consentiranno il caching delle corrispondenze tra indirizzi fisici e virtuali a ciascuna delle macchine virtuali in esecuzione all'interno del Virtual Machine Manager (VMM), piuttosto che semplicemente lasciarne la possibilità al solo VMM, accelerando quindi la gestione della memoria in maniera abbastanza significativa con più guest attivi. Per chi volesse approfondire l'argomento, ecco infine alcuni PDF scaricabili direttamente dal sito di Intel:

Nehalem whitepaper

QPI whitepaper

Multicore architectural Briefing