Genere
ND
Lingua
ND
PEGI
ND
Prezzo
ND
Data di uscita
6/12/2006

Nintendo Wii

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Datasheet

Produttore
Nintendo
Sviluppatore
Nintendo
Distributore Italiano
Nintendo Italia
Data di uscita
6/12/2006

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Speciale

The NEXT Generation - Attese della vigilia

Manca ormai poco all'E3 2005, evento quest'anno molto atteso perché, per almeno due dei tre grandi costruttori di console, sarà l'occasione per presentare al mondo il nuovo hardware che muoverà la prossima generazione di sistemi da gioco. In attesa delle informazioni ufficiali, andiamo a vedere cosa già si sa e cosa si vocifera.

di Antonino Tumeo, pubblicato il

Altissima è la probabilità che il lettore (e il relativo supporto di memorizzazione) sarà costituito da un semplice DVD dual layer: escluso per ovvi motivi il Blu-Ray di casa Sony, pare proprio che non ci siano chance per HD-DVD, i cui lettori sono ben lontani da essere disponibili in volumi e - sopratutto - prezzi accessibili. Si parla della presenza di porte USB 2.0 delle quali una sarà dedicata ad ospitare una webcam da 1,2 Mpixel, e di un supporto solo "software" per le codifiche audio 5.1 (tramite X3DAudio, l'API relativa di XNA, e non mancherebbe certo potenza per gestire codifica Dolby e DTS in tempo reale), ma di questo non c'è certezza e l'unica informazione ufficiale è che sarà SIS a realizzare il resto dei chip e della circuiteria di supporto a CPU e GPU. Da sottolineare anche che è stato ufficializzato recentemente che AGEIA supporterà la "prossima generazione di XBOX" con il suo NovodeX SDK, il kit di sviluppo dedicato alla fisica. Per molti questo è stato un segnale "forte" che Microsoft possa aver deciso di integrare anche un ulteriore processore dedicato all'elaborazione dei calcoli fisici: AGEIA ha del resto proprio recentemente presentato il chip PhysX che va a braccetto col suo kit di sviluppo. Ad onor del vero, però, l'SDK è prima di tutto una soluzione di sviluppo software in grado di adattarsi perfettamente anche alle CPU multicore che saranno protagoniste nei prossimi mesi sia su PC che su console, e sulla console c'è già un processore in grado di elaborare sei thread alla volta che deve essere solo cibato adeguatamente...
Particolarmente complesso pare il discorso retrocompatibilità: la nuova architettura pare radicalmente diversa, e seppure sembri esserci potenza per emulare la vecchia, potrebbe sorgere qualche problema di troppo per garantire l'assenza di problemi. E, data anche la presenza "facoltativa" dell'hard disk, forse non è neanche così "desiderata" da Microsoft... Anche se ultimamente si è sparsa la voce che proprio con la presunta versione con Hard Disk sarà possibile riutilizzare i vecchi titoli, con rumor che si focalizzavano in particolare sul fatto che XBOX LIVE avrebbe permesso a nuovi e vecchi utenti di interagire sui titoli per il sistema più anziano.
La console che succederà ad XBOX dovrebbe essere la prima del lotto ad essere lanciata, e si parla insistentemente di un'introduzione sul mercato entro la fine dell'anno.

SONY

Ormai più di quattro anni fa fece grande scalpore l'annuncio di Sony di aver fondato una joint venture con Toshiba e IBM, con investimenti negli ordini dei 400 milioni di dollari, per sviluppare CELL. Da quel momento, questa sigla divenne sinonimo della macchina che sarebbe seguita a PlayStation 2, e alle (trionfali) dichiarazioni della casa seguirono non solo normali speculazioni, ma addirittura utopiche interpretazioni su quello che questa tecnologia sarebbe dovuta essere, prefigurandosi immagini ben poco ragionevoli per quello che, di fatto, è un comunque rivoluzionario microprocessore. Microprocessore che, naturalmente, sarà il cuore della prossima macchina da gioco Sony, ma che altrettanto naturalmente non sarà la sola componente di quella che presumibilmente sarà chiamata PlayStation 3 (per quanto non ci siano mai state conferme ufficiali, la probabilità che la società giapponese non sfrutti il grande traino che già solo questo nome potrebbe dare è prossima allo zero).
Fortunatamente, a partire da febbraio di quest'anno, su CELL abbiamo delle informazioni piuttosto esaustive, per lo meno a livello architetturale, di concetti e idee dietro ad esso, poiché il chip è stato presentato all'ISSCC (International Solid State Circuit Conference, una delle più importanti conferenze relativa all'area dei circuiti integrati della IEEE, l'associazione che riunisce la stragrande maggioranza degli ingegneri in ambito accademico, di ricerca e industriale e che si preoccupa di promulgare standard e presentare nuove tecnologie) . Come sempre accade, chi si era fatto prendere da immotivato hype è rimasto deluso, mentre gli appassionati di tecnologia hanno potuto apprezzare molte delle soluzioni introdotte.
E' bene comunque precisare subito che l'architettura presentata sarà sicuramente simile, anche se qualche dettaglio sicuramente differirà, rispetto a quella che sarà il cuore della prossima console Sony. Del resto, CELL è stato pensato come un chip multicore in grado di compiere una notevole mole di calcoli in virgola mobile, e dunque particolarmente adatto a workload di tipo "multimediale" (video, audio, grafica 3D), ma anche a calcolo scientifico, ed è estremamente scalabile, adatto sia ad essere implementato su elettronica di consumo sia su supercomputer e workstation.
Il chip presentato è realizzato a 90 nanometri con tecnologia SOI (Silicon On Insulator), conta 234 milioni di transistor e raggiunge frequenze di 4,6 GHz con temperature operative nei dintorni degli 85° C se adeguatamente raffreddato. La caratteristica distintiva di questo chip è quella di presentare ben 9 diversi core al suo interno: 8 denominati SPE (Synergistic Processor Element) e 1 chiamato PPE (Power Processor Element). La PPE non è altro che un core basato su set di istruzioni PowerPC che, ragionevolmente, si può supporre molto simile a uno dei tre implementati nella CPU della prossima XBOX. Del resto, il fatto che si tratti di un'architettura superscalare a 64 bit dual-issue in ordine, con supporto per Simultaneus Multithreading, 64 KB di cache di primo livello, la possibilità di raggiungere frequenze operative molto elevate e la presenza di una unità VMX lasciano tutte supporre che il design scelto per questo core abbia diverse affinità con le soluzioni utilizzate anche sul prodotto concorrente. La cache di secondo livello è, per lo meno sull'attuale implementazione, di 512 KB. Le possibili somiglianze, però, finiscono tutte qui, perché la funzione di questo core, in CELL, è più che altro quella di "controllore" e di unità deputata all'esecuzione del flusso di programma principale. La vera "forza" motrice dell'architettura del trio Sony, Toshiba, IBM risiede invece nelle SPE: 8 core con un set di istruzioni specifico e proprietario (ispirato parimenti dalle istruzioni VMX/Altivec e dai vector processor dell'Emotion Engine) che sono di fatto delle vere e proprie CPU, indipendenti tra loro e dalla PPE, sebbene particolarmente ottimizzate per il calcolo SIMD (Single Instruction Multiple Data). In grado di operare su interi da 8, 16 e 32 bit e su valori in floating point a 32 (la cosiddetta single precision) e 64 bit (double precision), si tratta di architetture (limitatamente) dual issue in ordine senza branch prediction (anche se supporta istruzioni di "suggerimento" per i branch) con 128 registri da 128 bit e 256 KB di memoria locale. La natura SIMD è evidenziata dal fatto che giustappunto ogni istruzione può operare su 4 valori a 32 bit (ad esempio è presente l'istruzione multiply-add in grado di accettare tre sorgenti e una destinazione). Abbiamo parlato di memoria locale, perché i 256 KB presenti in ciascuna SPE non sono cache, ma a tutti gli effetti della memoria completamente indirizzabile sia da parte della SPE a cui competono sia, potendo mappare delle zone della memoria di sistema, da parte della PPE e da altre SPE. I contenuti vengono spostati dentro e fuori dalle memorie locali accodando le richieste (con diversa priorità) all'apposita unità DMA di ciascuna SPE e vengono inoltrate lungo un bus di interconnessione che collega tutte le SPE e la PPE e che permette anche di caricare dati dalla cache L2 della PPE.
Ciò offre la possibilità di eseguire elaborazione parallela (ogni SPE ha un suo compito) ma anche di tipo stream (più SPE possono essere collegate in serie di modo che l'output di una faccia da input per l'altra).
A tale bus (costituito in sostanza da quattro anelli da 16 bit ma a metà della frequenza di sistema a due a due orientati in direzione opposta), inoltre, sono connessi anche il controller di memoria e il controller di I/O che sfruttano tecnologie prese in licenza da RAMBUS. In particolare, il controller di I/O dovrebbe garantire oltre 35 GB/s in Input e oltre 42 in Output, per consentire la connessione di più CELL tra loro, cosa che il modello di programmazione dovrebbe addirittura favorire. Il controller di memoria, invece, di tipo dual channel, si basa sull'interfaccia XDR e garantisce una banda massima di 25,6 GB/s.